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La question semble simple : combien de puces de 2 nm peuvent être fabriquées à partir d'une seule plaquette de silicium de 300 mm?
En réalité, la réponse révèle bien plus sur la fabrication moderne de semi-conducteurs qu'un simple chiffre. Elle implique la géométrie, les statistiques de rendement, les compromis de conception et les limites physiques des procédés avancés.

Cet article présente un calcul réaliste, axé sur l'ingénierie, séparant les maximums théoriques de ce qui sort réellement d'une usine de semi-conducteurs.

1. Que signifie réellement « 2 nm » ?

Malgré son nom, le nœud technologique de 2 nm ne représente pas une dimension physique littérale. Les nœuds modernes sont des conventions de marque qui reflètent les améliorations de la densité des transistors, des performances et de l'efficacité énergétique plutôt que les longueurs de grille réelles.

Un processus typique de classe 2 nm comprend des transistors gate-all-around ou nanosheets, des longueurs de grille effectives de l'ordre de dizaines de nanomètres et une utilisation intensive de la lithographie à ultraviolet extrême. Par conséquent, la surface de la puce — et non l'étiquette du nœud — est le principal facteur déterminant le nombre de puces qui tiennent sur une plaquette.

2. Surface utilisable d'une plaquette de 300 mm

Une plaquette standard de 300 mm a un rayon de 150 mm, ce qui donne une surface géométrique totale d'environ 70 685 mm². Cependant, toute cette surface n'est pas utilisable.

L'exclusion des bords, les lignes de scribe et les régions de contrôle du processus réduisent la surface effective. Dans les environnements de fabrication réels, environ 94 à 96 % de la plaquette peuvent être utilisés, laissant environ 66 000 à 68 000 mm² disponibles pour les puces.

3. Taille de la puce : la variable clé

Au nœud de 2 nm, les tailles de puces varient considérablement en fonction de l'application.

Les processeurs mobiles hautes performances occupent généralement entre 80 et 120 mm². Les chiplets logiques sont beaucoup plus petits, souvent dans la plage de 25 à 40 mm². Les grands accélérateurs d'IA, en revanche, peuvent dépasser 300 mm² et parfois approcher les 500 mm² ou plus.

Ces différences dominent les résultats du nombre de puces.

4. Scénario A : SoC de classe mobile de 2 nm

Considérez un système sur puce mobile avec une surface de puce d'environ 100 mm².

Diviser la surface utilisable de la plaquette par la taille de la puce donne environ 680 puces. Après avoir pris en compte la géométrie de la plaquette et les pertes de bord, le nombre de puces brutes tombe généralement à environ 600–630.

Le rendement devient alors le facteur décisif. Pour les grands SoC à nœuds avancés, les rendements réalistes se situent souvent entre 70 et 80 % une fois le processus arrivé à maturité.

Cela se traduit par environ 420 à 500 puces entièrement fonctionnelles par plaquette.

5. Scénario B : Conception basée sur des chiplets

Les architectures de chiplets améliorent considérablement l'efficacité des plaquettes.

Pour un chiplet logique de 30 mm², la même plaquette peut théoriquement accueillir plus de 2 200 puces. Après les pertes géométriques, environ 2 000 à 2 100 puces brutes restent.

Étant donné que les puces plus petites sont moins sensibles aux défauts, les rendements atteignent couramment 90 à 95 %.

Cela produit environ 1 800 à 2 000 bons chiplets par plaquette, ce qui explique pourquoi les stratégies basées sur les chiplets deviennent dominantes aux nœuds avancés.

6. Scénario C : Grande puce de calcul d'IA

Les grands processeurs d'IA poussent l'économie des plaquettes à la limite.

Avec une taille de puce de 500 mm², une plaquette ne peut contenir qu'environ 110 à 120 puces brutes après les pertes de bord. Les premiers rendements pour de telles grandes puces à 2 nm peuvent se situer entre 40 et 60 %.

En conséquence, seuls environ 45 à 70 puces utilisables peuvent être obtenues à partir d'une seule plaquette, ce qui contribue directement au coût élevé du matériel d'IA avancé.

7. Le rôle de la densité des défauts

Le rendement est étroitement lié à la densité des défauts. Un modèle de rendement simplifié montre que le rendement diminue de façon exponentielle avec l'augmentation de la surface de la puce.

Même des densités de défauts très faibles peuvent avoir un impact significatif sur les grandes puces. Aux nœuds avancés, le rendement l'emporte souvent sur le coût de la plaquette en tant que facteur dominant pour déterminer le prix final d'une puce.

8. Pourquoi les nombres maximaux de puces sont trompeurs

Les calculs purement géométriques ignorent de nombreux facteurs du monde réel, notamment les lignes de scribe, les structures de test, les circuits de redondance et le binning des performances.

Les puces de la même plaquette peuvent différer en termes de vitesse, de consommation d'énergie et de tolérance à la tension. Seule une partie d'entre elles se qualifient pour les produits haut de gamme.

9. Résultats réalistes en un coup d'œil

Pour une plaquette de 300 mm au nœud de 2 nm, les résultats réalistes sont approximativement :

• 45 à 70 bonnes puces pour les grands processeurs d'IA

• 420 à 500 bonnes puces pour les SoC mobiles

• 1 800 à 2 000 bons chiplets logiques

Ces chiffres reflètent les réalités de la fabrication plutôt que les limites théoriques.

10. Au-delà des chiffres

Au nœud de 2 nm, les progrès ne sont plus uniquement liés à la réduction des fonctionnalités. Ils dépendent de la qualité des matériaux, de la planéité des plaquettes, du contrôle des défauts et des stratégies d'emballage avancées.

La question la plus pertinente n'est plus de savoir combien de puces tiennent sur une plaquette, mais combien de puces performantes, fiables et économiquement viables peuvent survivre à l'ensemble du processus de fabrication — de la croissance des cristaux à l'emballage final.